AMD a înregistrat un brevet pentru o tehnologie inovatoare destinată creșterii performanței procesoarelor Ryzen utilizând tehnologia 3D V-cache. În mod specific, inginerii AMD urmăresc extinderea utilizării cipurilor 3D V-cache pentru a suplimenta memoria cache L2, menținând latențele și costurile de fabricație în limite rezonabile.

Prima versiune a tehnologiei 3D V-cache a permis dublarea memoriei cache L3 prin fixarea unui cip suplimentar cu memorie dedicată peste cipul procesorului, în timp ce a doua versiune a optimizat răcirea procesoarelor mutând cipul de memorie sub pastila procesorului. Potrivit celui mai recent brevet european, a treia generație a tehnologiei 3D V-cache va ridica nivelul de performanță al procesoarelor prin includerea unui nivel suplimentar de memorie cache, esențial pentru funcționarea eficientă a procesoarelor moderne, însă foarte costisitor dacă este integrat direct în pastila de siliciu.

Memoria L3 reprezintă memoria cache de ultim nivel (LLC), care conectează procesorul de memoria RAM, în timp ce memoria L2 joacă un rol și mai relevant. În cache-ul L3 sunt stocate datele accesate frecvent pentru procesare în derulare, în timp ce în L2 sunt păstrate cele utilizate activ, unde viteza și latențele mici sunt cruciale pentru performanță. Memoria cache de nivel 2 este de asemenea mai limitată ca spațiu, iar extinderea capacității aduce beneficii semnificative pentru aplicațiile complexe și sensibile la latență.

Având în vedere aceste restrictii, AMD a depus un brevet pentru un sistem denumit „Balanced Latency Stacked Cache”, menit să reducă întârzierile de acces la memoria cache și să optimizeze eficiența energetică a viitoarelor procesoare Ryzen X3D.

Comparativ cu procesoarele cu cache planar tradițional (în aceeași pastilă de siliciu), tehnologia 3D V-cache are latențe și costuri energetice mai scăzute, ceea ce conduce la performanțe și eficiență superioară. Noul design denumit „3D L2 Cache” susține reducerea ciclurilor necesare pentru accesarea memoriei cache L2 de la 14 la 12, pentru o memorie de 1 MB.

Chiar și această diferență aparent mică poate influența semnificativ performanța și eficiența procesorului, întrucât memoriile cache L2 tipice au între 10 și 50 de cicluri de acces, iar această tehnologie reprezintă una dintre cele mai rapide de până acum.

Pentru implementarea noii tehnologii de memorie (3D L2), brevetul indică utilizarea traseelor din cupru (TSV) formate printr-o tehnologie care traversează spațiul dintre cele două pastile de siliciu și conectări verticale (bond pad – BPV), permițând comunicarea între nivelele de memorie. Aceste trasee sunt rute în centrul domeniului de memorie L2, reducând la minim distanțele fizice de comunicare. De asemenea, justificând denumirea brevetului „Balanced Latency Stacked Cache”, utilizarea rutării simetrice a conexiunilor asigură timpi de acces mai scurți și transmiterea simultană a datelor.

Este important de menționat că aceste concepte sunt deocamdată doar teoretice, fiind descrise într-un brevet încă în curs de aprobare, neexistând o confirmare fermă despre momentul în care vor fi implementate în procesoare disponibile pe piața generală.